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PDI Description

Slave Controller – IP Core for Xilinx FPGAs III-119

10.4.3 Timing specifications

Table 60: PLB timing characteristics

Parameter

Min

Max

Comment

PRELIMINARY TIMING

Clk

40 ns

PLB bus clock (f

Clk

≥25 MHz)

Read

a) 4* t

CLK

+160 ns

b) 6.5 * t

CLK

+260 ns

a) 3* t

CLK

+200 ns

b) 5.5 * t

CLK

+300 ns

32 Bit read access time

a) synchronous (N=1-31)

b) asynchronous

Write

a) 4* t

CLK

b) 6.5 * t

CLK

+100 ns

a) 200 ns

b) 2.5 * t

CLK

+300 ns

32 Bit write access time

a) synchronous (N=1-31)

b) asynchronous

EtherCAT IP Core: time depends on synthesis results

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